如前所述，一个完好的信号收集体系，除了具有信号输入单元、信号处理单元和信号输出单元外，还需求缓冲区、时钟以及电源等相关体系。如图13.2所示是本事例信号收集体系的结构框图。

  该结构图中，方块表明对应的功用部件，连线表明互联联系。它明晰地表明了体系的组成结构及相互联系。首先将分别从3组总线，即数据总线操控总线地址总线来知道体系各首要模块之间的联系，再来剖析体系的操控机制和作业原理。

  数据总线是体系中传送数据的链路，也是信号收集体系中最重要的链路。各功用部件的性能指标决议了数据总线所示是本体系数据总线的衔接示意图。

  从图中可以正常的看到，数据总线是双向的，也就是说具有了信号输入和信号输出两种用处。

  首先看信号输入链路。TTL单端信号经过VME_DIS扩展接口进入体系，可支撑32路单端信号一起收集。LVDS差分信号经过3个DS90LV047接纳器进入体系，可支撑12路差分信号一起收集。两种信号经过FPGA收拾后传输至SDRAM中进行缓存，终究依据PCI9054的传输机制将数据传送至主机内存中。

  再看信号输出链路。信号输出链路其实是信号输入链路的逆向进程。信号收集体系能依据主机端的恳求，将存储于主机上的数据经过PCI总线，再经过FPGA操控、收拾、转发至LVDS驱动器DS90LV048输出接口或TTL单端输出接口VME_DIS上。

  操控总线用于FPGA对缓冲区SDRAM以及PCI9054的操控。在FPGA中，可以将这两部分作为两个模块，一个是SDRAM操控器，另一个是PCI本地操控器。经过这两个操控器模块，完成FPGA与它们和谐地作业。

  SDRAM操控器是FPGA内部用于操控外部SDRAM读写及改写等操作的逻辑单元。SDRAM操控器的操控总线所示。

  操控器左面的操控总线包含时钟信号CLK、复位信号RESET、指令信号CMD、指令应对信号CMDACK以及数据有用信号DM等。

  操控器右边的操控总线包含时钟信号CLK、SDRAM片选信号CS_N、时钟时能信号CKE、行挑选信号RAS_N、列挑选信号CAS_N以及写使能信号WE_N等。经过SDRAM操控器，用户可以精确的经过需求发送相应的姓名对外部的SDRAM进行操控。

  PCI本地操控器是FPGA内部用于操控PCI9054进行参数装备和数据传输的逻辑单元。PCI本地操控器的操控总线SDRAM操控器操控总线PCI本地操控器操控总线衔接示意图

  操控器右边的总线供给的本地端装备总线（图中未画出）以及交互时需求用的操控线。包含了总线操作起始信号ADS#、传输完毕信号BLAST#、本地总线占用恳求信号LHOLD、总线占用应对信号LHOLDA、本地中止信号LINTi#、总线准备好信号READY#、总线读写信号LWR#、时钟信号LCLK以及本地复位信号RESET#。

  其间，SDRAM操控器经过接纳其他模块发生的地址SDRAM_ADDR，发生SDRAM的行地址SA和列地址BA，完成对SDRAM的存储空间的寻址。这种情况下，地址的改变由FPGA操控。